Аппаратные интерфейсы ПК. Энциклопедия

Гук Михаил Юрьевич

Модули с любой организацией используют побайтное распределение информационных бит по сигналам

CASx#

(табл. 7.11), распределение контрольных бит представлено в табл. 7.12. Младший бит адреса приходит по одной линии на все микросхемы модуля. Сигналы управления модулей SDRAM значительно отличаются от модулей DRAM. Исполняемая операция SDRAM определяется сигналами

RAS#

,

CAS#

и

WE#

, синхронизируемыми по фронту соответствующих сигналов

CKx

. Назначение сигналов модулей приведено в табл. 7.13, назначение выводов модулей DRAM — в табл. 7.14, SDRAM — в табл. 7.15.

Таблица 7.11. Организация информационных и управляющих сигналов для модулей DIMM-168 второго поколения

Линии CAS# (DQMB для SDRAM)	0	1	2	3	4	5	6	7
Биты данных	0-7	8-15	16-23	24-31	32-39	40-47	48-55	56-63
Сигналы для банка 0 DRAM	OE0#, WE0#, RAS0#	ОЕ2#, WE2#, RAS2#
Сигналы для банка 1 DRAM	OE0#, WE0#, RAS1#	ОЕ2#, WE2#, RAS3#
Сигналы для банка 0 SDRAM	CKE0	CKE0	CKE0	CKE0	CKE0	CKE0	CKE0	CKE0
S0#	S0#	S2#	S2#	S0#	S0#	S2#	S2#
CK0	CK1	CK2	CK3	CK0	CK1	CK2	CK3
Сигналы для банка 1 SDRAM	CKE1	CKE1	CKE1	CKE1	CKE1	CKE1	CKE1	CKE1
S1#	S1#	S3#	S3#	S1#	S1#	S3#	S3#
CK0	CK1	CK2	CK3	CK0	CK1	CK2	CK3

Таблица 7.12. Связь контрольных

бит с управляющими сигналами для модулей DIMM-168 второго поколения

Организация (разрядность микросхем DRAM)	Линии CAS# (DQMB для SDRAM)
0	1	2	3	4	5	6	7
	Контрольные биты
72-бит Parity	0	1	2	3	4	5	6	7
72-бит ЕСС, (x4 x16/x4)	–	0-3	–	–	–	4-7	–	–
72-бит ЕСС, (x8)	–	0-7	–	–	–	–	–	–
72-бит ЕСС, (x18)	0	1	2	3	4	5	6	7
80-бит ЕСС, (x4)	–	0-3	8-11	–	–	4-7	12-15	1
80-бит ЕСС, (x8, х16)	–	0-7	–	–	–	8-15	–	–

Таблица 7.13. Сигналы модулей DIMM-168 второго поколения и DIMM-184

Сигнал	Назначение
Общие сигналы для FPM, EDO, BEDO и SDRAM
RAS[0:3]#, RAS#	Row Address Strobe — стробы выборки строк
CAS[0:7]# CAS#	Column Address Strobe — стробы выборки столбцов
WE0#, WE2#	Read/Write Input — сигналы разрешения записи, раздельные для банков
OE0#, OE2#	Output Enable — сигналы разрешения выходных буферов, раздельные для банков
A[0:13]	Address Inputs — мультиплексированная шина адреса
DQ[0:63]	Data Input/Output — биты данных
CB[0:15]	Check Bit Data Input/Output — контрольные биты, отсутствуют в 64-битных модулях. В 72-битных модулях отсутствуют CB[8:15]
SCL	Serial Presence Detect Clock синхронизация интерфейса идентификации I²C
SDA	Serial Presence Detect Data — данные интерфейса идентификации I²C
SA[0:2]	Serial Presence Detect Address — адрес модуля в интерфейсе I²C, задается коммутацией выводов гнезд для модулей на уровни логических «0» и «1»
WP	Write Protect — защита записи в EEPROM
VCC	Power — питание (+5 или +3,3 В)
VSS	Ground — общий провод
NC	No Connect — неиспользуемый (свободный) контакт
DU	Don't Use — запрещенный к использованию контакт
Специфические сигналы SDRAM
DQMB0-DQMB7	Data Mash Byte — маски байт (синхронизируются по фронту CK). Высокий уровень во время операции чтения переводит выходные буферы соответствующего байта в высокоимпедансное состояние с задержкой на 2 такта, операция записи блокируется без задержки
S0#, S1#, S2#, S3#	Select — разрешение (низким уровнем) декодирования команд микросхемами SDRAM соответствующих банков. При высоком уровне новые команды игнорируются, но выполнение предыдущей не прерывается
CK[0:3]	Clock Inputs — тактовые импульсы системной шины, положительный перепад синхронизируют все входные сигналы (кроме CKE)
CKE0, CKE1	Clock Enables — разрешение синхронизации (высокий уровень) для банков микросхем. Низкий уровень переводит в режим пониженного потребления или саморегенерации
A[0:9], А[11:13] A10/АР	Address Inputs, Address Input 10/Autoprecharge — в цикле команды активации банка А[0:13] определяют адрес строки (по подъему CK). В цикле команды чтения или записи А[0:8] определяют адрес столбца, АР используется для указания (высоким уровнем) на операцию автопредзаряда (autoprecharge) банка А (BA0=0) или В (BA1=1) по окончании текущего пакетного цикла. В цикле команды предзаряда при высоком уровне АР предзаряд осуществляется в обоих банках, при низком — только в банке, определяемом линией BA0
BA0, BA1	SDRAM Bank Address — выбор внутреннего банка микросхемы SDRAM (использует линии, назначенные на адреса А11, A12 модулей DRAM)
REGE	Register Enable — разрешение синхронной работы регистров управляющих и адресных сигналов. При высоком уровне регистр защелкивает сигналы по фронту CK, а микросхемы памяти зафиксируют эти значения в следующем такте. При низком уровне регистр работает в режиме буфера (допустимо лишь для 66 МГц)
Дополнительные сигналы модулей DOR SDRAM
DQS[0:17]	Двунаправленные стробы данных, формируемые источником
CK#	Инверсный вход синхронизации (пара к CK)
VREF	Вход опорного напряжения интерфейса SSTL_2
RESET#	Вход асинхронного сброса регистра
VDDQ	Питание выходных буферов микросхем
VDD	Питание ядра микросхем
VDDSPD	Питание микросхемы последовательной идентификации
VDDID	Вход VDD identification flag

Таблица 7.14. Назначение выводов DIMM-168 DRAM второго поколения

Контакт	Цепь	Контакт	Цепь	Контакт	Цепь	Контакт	Цепь
1	VSS	85	VSS	43	VSS	127	VSS
2	DQ0	86	DQ32	44	OE2#	128	DU
3	DQ1	87	DQ33	45	RAS2#	129	RAS3#
4	DQ2	88	DQ34	46	CAS2#	130	CAS6#
5	DQ3	89	DQ35	47	CAS3#	131	CAS7#
6	VCC	90	VCC	48	WE2#	132	DU
7	DQ4	91	DQ36	49	VCC	133	VCC
8	DQ5	92	DQ37	50	CB10	134	CB14
9	DQ6	93	DQ38	51	CB11	135	CB15
10	DQ7	94	DQ39	52	CB2	136	CB6
11	DQ8	95	DQ40	53	CB3	137	CB7
12	VSS	96	VSS	54	VSS	138	VSS
13	DQ9	97	DQ41	55	DQ16	139	DQ48
14	DQ10	98	DQ42	56	DQ17	140	DQ49
15	DQ11	99	DQ43	57	DQ18	141	DQ50
16	DQ12	100	DQ44	58	DQ19	142	DQ51
17	DQ13	101	DQ45	59	VCC	143	VCC
18	VCC	102	VCC	60	DQ20	144	DQ52
19	DQ14	103	DQ46	61	NC¹	145	NC¹
20	DQ15	104	DQ47	62	DU	146	DU
21	СВ0	105	CB4	63	NC	147	NC
22	CB1	106	CB5	64	VSS	148	VSS
23	VSS	107	VSS	65	DQ21	149	DQ53
24	CB8	108	CB12	66	DQ22	150	DQ54
25	CB9	109	CB13	67	DQ23	151	DQ55
26	VCC	110	VCC	68	VSS	152	VSS
27	WE0#	111	DU	69	DQ24	153	DQ56
28	CAS0#	112	CAS4#	70	DQ25	154	DQ57
29	CAS1#	113	CAS5#	71	DQ26	155	DQ58
30	RAS0#	114	RAS1#	72	DQ27	156	DQ59
31	OE0#	115	DU	73	VCC	157	VCC
32	VSS	116	VSS	74	DQ28	158	DQ60
33	А0	117	A1	75	DQ29	159	DQ61
34	A2	118	A3	76	DQ30	160	DQ62
35	A4	119	A5	77	DQ31	161	DQ63
36	A6	120	A7	78	VSS	162	VSS
37	A8	121	A9	79	NC	163	NC
38	A10	122	A11	80	NC	164	NC
39	A12	123	A13	81	NC	165	SA0
40	VCC	124	VCC	82	SDA	166	SA1
41	VCC	125	DU	83	SCL	167	SA2
42	DU	126	DU	84	VCC	168	VCC

Таблица 7.15.

Назначение выводов DIMM-168 SDRAM

Контакт	Цепь	Контакт	Цепь	Контакт	Цепь	Контакт	Цепь
1	VSS	85	VSS	43	VSS	127	VSS
2	DQ0	86	DQ32	44	DU²	128	CKE0
3	DQ1	87	DQ33	45	S2#	129	S3#
4	DQ2	88	DQ34	46	DQMB2	130	DQMB6
5	DQ3	89	DQ35	47	DQMB3	131	DQMB7
6	VCC	90	VCC	48	DU²	132	A13
7	DQ4	91	DQ36	49	VCC	133	VCC
8	DQ5	92	DQ37	50	CB10	134	CB14
9	DQ6	93	DQ38	51	CB11	135	CB15
10	DQ7	94	DQ39	52	CB2	136	CB6
11	DQ8	95	DQ40	53	CB3	137	CB7
12	VSS	96	VSS	54	VSS	138	VSS
13	DQ9	97	DQ41	55	DQ16	139	DQ48
14	DQ10	98	DQ42	56	DQ17	140	DQ49
15	DQ11	99	DQ43	57	DQ18	141	DQ50
16	DQ12	100	DQ44	58	DQ19	142	DQ51
17	DQ13	101	DQ45	59	VCC	143	VCC
18	VCC	102	VCC	60	DQ20	144	DQ52
19	DQ14	103	DQ46	61	NC¹	145	NC¹
20	DQ15	104	DQ47	62	Vref	146	Vref
21	СВ0	105	CB4	63	CKE1	147	REGE
22	CB1	106	CB5	64	VSS	148	VSS
23	VSS	107	VSS	65	DQ21	149	DQ53
24	CB8	108	CB12	66	DQ22	150	DQ54
25	CB9	109	CB13	67	DQ23	151	DQ55
26	VCC	110	VCC	68	VSS	152	VSS
27	WE#	111	CAS#	69	DQ24	153	DQ56
28	DQMB0	112	DQMB4	70	DQ25	154	DQ57
29	DQMB1	113	DQMB5	71	DQ26	155	DQ58
30	S0#	114	S1#	72	DQ27	156	DQ59
31	DU²	115	RAS#	73	VCC	157	VCC
32	VSS	116	VSS	74	DQ28	158	DQ60
33	А0	117	A1	75	DQ29	159	DQ61
34	A2	118	A3	76	DQ30	160	DQ62
35	A4	119	AS	77	DQ31	161	DQ63
36	A6	120	A7	78	VSS	162	VSS
37	AS	121	A9	79	CK2	163	CK3
38	A10(AP)	122	BA0	80	NC¹	164	NC¹
39	BA1	123	A11	81	WP	165	SA0
40	VCC	124	VCC	82	SDA	166	SA1
41	VCC	125	CK1	83	SCL	167	SA2
42	CK0	126	A12	84	VCC	168	VCC

¹ NC — не подключен

² DU — не использовать!

В модулях SDRAM вместо раздельных сигналов

RAS[0:3]#

для выбора банков (рядов микросхем) используются сигналы

S0#

,

S1#

,

S2#

и

S3#

; вместо

CAS[0:7]#

для выбора байтов — сигналы

DQMB0

–

DQMB7

; сигналы

WE2#

,

OE0#

и

ОЕ2#

не используются.

В модулях, начиная со второго поколения, применена последовательная идентификация параметров на двухпроводном интерфейсе (I²C) для чтения атрибутов (идентификации) из специальной конфигурационной памяти (обычно EEPROM 24С02), установленной на модулях.

168-pin Unbuffered DIMM — модули, у которых все цепи не буферизованы (одноименные адресные и управляющие сигналы микросхем соединены параллельно и заводятся прямо с контактов модуля). Эти модули сильнее нагружают шину памяти, но позволяют добиться максимального быстродействия. Они предназначены для системных плат с небольшим (1–4) количеством слотов DIMM или имеющих шину памяти, буферизованную на плате. Модули выполняются на микросхемах DRAM или SDRAM. Высота модулей не превышает 51 мм. Объем 8–512 Мбайт.

168-pin Registered DIMM — модули синхронной памяти (SDRAM), у которых адресные и управляющие сигналы буферизованы регистрами, синхронизируемыми тактовыми импульсами системной шины. По виду этот тип DIMM легко отличим — кроме микросхем памяти и EEPROM на них установлено несколько микросхем регистров-защелок. За счет регистров эти модули меньше нагружают шину памяти, что позволяет набирать больший объем памяти. Применение регистров повышает точность синхронизации и, следовательно, — тактовую частоту. Однако регистр вносит дополнительный такт задержки. Кроме того, на модулях может быть установлена микросхема ФАПЧ (PLL), формирующая тактовые сигналы для микросхем памяти и регистров-защелок. Это делается для разгрузки линий синхронизации, причем в отличие от обычной буферизации сигнала, вводящей задержку между входом и выходом, схема PLL обеспечивает синфазность выходных сигналов (их на выходе PLL несколько, каждый для своей группы микросхем) с опорным сигналом (линия

CK0

). Модули на 64 Мбайт могут быть и без схем PLL — в них линии

CK[0:3]

разводятся прямо на свои группы микросхем памяти. Регистры могут быть переведены в режим асинхронных буферов (только на 66 МГц), для чего на вход

REGE

нужно подать низкий уровень. Для модулей на 66 МГц возможна замена регистров асинхронными буферами.

Модули DIMM-184 предназначены для микросхем DDR SDRAM. По габаритам они аналогичны модулям DIMM-168, но у них имеются дополнительные вырезы по бокам (см. рис. 7.13, г) и отсутствует левый ключ. Разрядность — 64 или 72 бит (ЕСС), имеются варианты с регистрами в адресных и управляющих цепях (Registered DDR SDRAM) и без них. Напряжение питания — 2,5 В. Идентификация последовательная. Состав сигналов в основном повторяет набор для DIMM SDRAM, назначение выводов приведено табл. 7.16. Модули отличаются большим количеством стробирующих сигналов

DQSx

— по линии на каждые 4 бита данных (

DQS8

и

DQS17

используются для стробирования контрольных битов). Вход тактовой частоты только один, но дифференциальный — раздачу сигналов по микросхемам памяти и регистрам осуществляет микросхема DLL.