Искусство схемотехники. Том 3 (Изд.4-е)
Шрифт:
Код размера равен 11 (слово); код режима приемника равен 011, а регистра — 001; для приемника код режима равен 111, а «регистра» — 100. Таким образом, код команды составляет
00 11 001 011 111 100, или 32FCH
а полностью команда кодируется как
32 FC 3F FF
Мы не без основания подозреваем, что дальнейшие абстрактные обсуждения системы команд и режимов адресации заставляет вас закрыть эту книгу навсегда. Поэтому давайте рассмотрим прострой пример программирования, после чего перейдем к сигналам магистрали МП 68008. После этого мы сможем выполнить полное проектирование микропроцессорного устройства на базе МП 68008, включая его программное обеспечение.
Иллюстрация команд и режимов адресации МП 68000 дана в программе 11.1, где показаны два способа копирования таблицы из 100Н байт, начинающейся в ячейке $8000, в непосредственно прилегающую область памяти (с адреса $8100).
В
Упражнение 11.2. Напишите программу для вычисления суммы 16-разрядных слов в таблице, начинающейся с адреса $10000. Пусть длина таблицы в словах хранится в качестве первого элемента таблицы (он не должен входить в сумму); предположите также, что суммирование не приведет к переполнению.
Упражнение 11.3. Напишите программу для изменения порядка байтов в таблице, имеющей длину $100 байт и начинающуюся с адреса $1000.
Прямолинейный (но медленный) способ решения задачи заключается в изменении порядка байтов в процессе копирования во вспомогательный массив, который затем копируется на место исходного. Более быстрый способ предполагает изменение порядка байтов «на месте» (следите только, чтобы, шагая по таблице, не наступить себе же на ноги). Запрограммируйте оба метода.
11.04. Сигналы магистрали
Если вы усвоили взаимодействие сигналов на магистрали IBM PC, то разобраться с сигналами МП 68008 не составит труда — они схожи. Мы описали их в табл. 11.4 (имеющей тот же формат, что и табл. 10.1) и на рис. 11.3.
Рис. 11.3. Сигналы МП 68008.
Лучше всего воспользоваться уже испытанной последовательностью изучения и рассмотреть сначала программно-управляемую передачу данных («программно-управляемый ввод-вывод»), затем прерывания и, наконец, ПДП. Это не займет много времени.
Программно-управляемая передача данных. Программно-управляемая передача данных показана на рис. 11.4; мы также изобразили сигналы (CLK и AS'), которые в процессе проектирования схемы обычно можно игнорировать.
Рис. 11.4. Циклы чтения/записи МП 68008 (8 МГц, без состояний ожидания).
В МП 68008 используется один сигнал, стробирующий данные (DS'), а также линия направления чтения-записи (R/W) в отличие от IBM PC, где предусмотрены два стробирующих сигнала (IOR', IOW'). В цикле записи ЦП переводит сигнал R/W в низкое состояние, устанавливает адрес и данные и, выждав некоторое время, переводит в низкое состояние сигнал DS'. Приемник (память или устройство ввода-вывода) фиксирует данные, которые (в отличие от IBM PC) гарантированно установлены еще перед фронтом сигнала DS', и подтверждает прием, устанавливая в низкое состояние сигнал DTACK'. ЦП завершает цикл, снимая сигнал DS' и затем (выждав некоторое время на случай использования приемником Прозрачных фиксаторов) снимает адрес и данные. Таким образом, достоверность данных гарантируется в течение DS' плюс короткие интервалы до и после сигнала. Цикл чтения отличается лишь тем, что ЦП поддерживает линию R/W' в высоком состоянии (указывая тем самым, что выполняется чтение) и, к тому же, устанавливает сигнал DS' на один такт раньше, чтобы дать возможность источнику данных отозваться на требование данных. Данные должны быть установлены до окончания сигнала DS'; детали
Действие сигнала DTACK' требует дальнейшего обсуждения. Шина МП 68008 является асинхронной (см. разд. 10.14): установив сигнал DS', ЦП, перед тем, как завершить цикл, ожидает от адресуемого устройства сигнала подтверждения DTACK' (через проводное ИЛИ). Если сигнал DTACK' поступает перед концом такта S4, состояния ожидания не включаются в протокол, и последовательность сигналов выглядит точно так, как показано на рис. 11.4; если же DTACK' задерживается, ЦП удерживает все свои выходные сигналы в стабильном состоянии (включая в протокол магистрали после такта S4 «состояния ожидания») до появления сигнала DTACK', после чего завершает цикл тактами S5-S7. Состояния ожидания требуются только при работе с очень медленными устройствами, поэтому адресуемое устройство должно устанавливать сигнал DTACK' сразу же после распознания им на шине своего адреса (устройство может установить DTACK' по результатам декодирования адреса или образовав логическое И из сигнала декодирования и полученного им из ЦП сигнала AS', который указывает на достоверность адреса). Вообще говоря, если все устройства, подключенные к шине, являются быстрыми, вы можете, с известной долей риска, постоянно удерживать линию DTACK' в низком состоянии и полностью избавиться от состояний ожидания; эта методика отразилась в названии журнала, посвященного высокопроизводительным приложениям семейства МП 68000: «DTACK' заземлен».
Все это выглядит несколько запутанно, но в действительности сопряжение с МП 68008 выполняется очень просто. На рис. 11.5 изображен простейший порт ввода-вывода.
Рис. 11.5. Параллельный порт ввода-вывода, а — базовая схема; б — схема с реально существующими вентилями; в — реализация на основе ПЛМ.
Адресные сигналы декодируются и после поступления сигналов DS' и R/W' образуют сигналы, используемые для стробирования D-триггеров выходного регистра (для записи) и разрешения тристабильных выводов входного регистра (для чтения). Сигнал DTACK' устанавливается сразу после расшифровки адреса (если адресуется данный порт), поскольку для столь быстрых устройств, какими являются 8-разрядные регистры, состояния ожидания не требуются; мы использовали обычный прием преобразования драйвера с тремя состояниями в драйвер с открытым коллектором. Заметьте, что для стробирования D-триггеров мы использовали срез сигнала DS'; это сделано из-за того, что фронт сигнала DS' может отстоять от момента установки достоверных данных всего лишь на 35 нс (см. рис. 11.4), что опасно близко к времени упреждения многих 8-разрядных регистров (например, семейства LS и НСТ имеют минимальное время упреждения 20 нc). Так, если на шине данных используются шинные буферы (например, 8-разрядные двунаправленные буферы `245), то дополнительная задержка данных относительно сигнала DS' может привести к тому, что триггеры схемы `574 не успеют установиться. Используя срез сигнала, мы выигрываем дополнительные 140 мкc для увеличения времени упреждения. (При желании можно было использовать прозрачные фиксаторы, например `573, которые фиксируют данные по срезу сигналы фиксации; для таких фиксаторов характерное минимальное значение времени упреждения, как и времени удержания, составляет около 15 нc.)
Варианты схем, приведенные на рис. 11.5, учитывают практические детали. Оказывается, в большинстве логических семейств отсутствуют 3-входовые вентили ИЛИ! Одним из возможных решений является использование 2-входовых вентилей, как показано на рис. 11.5. Более современный способ - поместить всю вентильную логику в комбинационную ПЛМ; помимо уменьшения числа микросхем, это дает вам возможность, используя высокую плотность вентилей в ПЛМ, генерировать с помощью одной микросхемы стробирующие и разрешающие сигналы для дополнительных периферийных портов.
Одна незначительная деталь приведенного примера предвосхитила материал следующего раздела. В процессе обработки прерывания (см. ниже) МП 68008 выполняет цикл подтверждения прерывания, выглядящий, как цикл чтения самого верха памяти (линии А4-А19 установлены в 1). Если в этой области адресного пространства вы располагаете память или какие-то регистры, их надо заблокировать на время цикла прерывания, идентифицируемого по состоянию битов FC0-2 «функционального кода». Все это поясняется в следующем разделе.