Лекции по схемотехнике
Шрифт:
При разработке цифровых схем, в которые входят RS-триггеры, необходимо учитывать наличие запрещённого состояния входных сигналов для RS-триггеров на элементах ИЛИ-НЕ S=R=1, а для RS-триггеров на элементах И-НЕ
SR /= 1
Если в разрабатываемой схеме такое сочетание входных сигналов в принципе возможно, то эту ситуацию необходимо исключить путём включения во входную цепь дополнительных логических элементов, или использовать другие типы триггеров, не имеющих запрещённого состояния.
Рассмотренные RS-триггеры
В устройствах современной цифровой техники, для исключения опасных состязаний входных сигналов, срабатывание всех узлов и элементов в каждом такте должно происходить строго одновременно. Для достижения этой цели применяется жёсткая синхронизация с помощью специальных синхроимпульсов. Для работы в схемах с синхронизацией режима разработаны синхронные RS-триггеры.
Рисунок 45 Синхронные RS-триггеры: — а) на элементах ИЛИ-НЕ, — в) на элементах И-НЕ и их УГО б), и г).
Особенностью синхронного триггера является то, что ввиду наличия в схеме управления инвертирующих элементов, происходит изменение исполнительного значения управляющих сигналов по сравнению с асинхронными.
Синхронные RS-триггеры имеют три входа: S, R и C. Применение синхронизации не устраняет неопределённое состояние триггера, возникающее при одновременной подаче единичных сигналов на все три входа. Поэтому условием нормального функционирования является следующее неравенство:
SRC /= 1
Кроме трёх основных входов, синхронные RS-триггеры снабжаются ещё входами асинхронной установки состояния триггера — 'S и 'R. Они предназначены для подачи приоритетных сигналов установки триггера в исходное состояние (0 или 1) в начале цикла работы независимо от воздействия сигналов на входах S и R, то есть в обход схемы управления.
По своему воздействию на состояние триггера входы 'S и 'R являются самыми главными и поэтому на УГО отделяются от остальных сигналов горизонтальной линией.
В отличие от обычных RS-триггеров у триггеров S, R и E-типов комбинация сигналов S=R=1 не является запрещённой. При разнополярных сигналах алгоритм работы триггеров S, R и E-типов такой же, как и у обычных RS-триггеров, но при S=R=1 триггер S-типа переключается в «1», триггер R-типа в «0», а триггер E-типа не изменяет своего состояния (Рисунок 45).
Рисунок 46 RS-триггер Е-типа
Схема работает как обычный RS-триггер, но при подаче сигналов S=R=1 вентили D5 и D6 обеспечивают закрытое состояние элементов D1 и D2, поэтому выходное состояние триггера Q остаётся без изменения.
Если исключить из схемы Рисунок 46 элемент D6, то при подаче на вход сигналов S=R=1 блокируется только элемент D2, на выходе которого устанавливается «1», а на выходе D1 формируется «0». Эти сигналы устанавливают триггер в состояние Q=1, или подтверждают его, если до подачи сигналов S=R=1 триггер находился в состоянии Q=1. Такой триггер называется RS-триггером S-типа.
Если исключить из схемы Рисунок 46 элемент D5, оставив элемент D6, то при подаче на вход сигналов S=R=1 блокируется только элемент D1, поэтому триггер устанавливается в состояние Q=0 или подтверждают его, если до подачи сигналов S=R=1 триггер находился в состоянии Q=0. Такой триггер называется RS-триггером R-типа.
5.1.2 D-триггеры (триггеры задержки)
D-триггеры —
Характеристическое уравнение триггера: Qn+1=Dn. Оно означает, что логический сигнал Qn+1 повторяет значение сигнала, установленное на входе триггера в предшествующий момент времени.
Благодаря включению элемента D1 на входы RS-триггера поступают разнополярные сигналы (Рисунок 47,а), поэтому запрещённое состояние входных сигналов исключено но время задержки распространения сигнала элемента D1 должно быть меньше, чем у элементов D2 и D3 (tзд.р1<tзд.р2=tзд.р3).
В приведённой выше схеме D-триггера вследствие задержки распространения сигналов сигнал на выходе Q появляется с определённой задержкой, как показано на рисунке 47,б. Таким образом, в асинхронном D-триггере задержка определяется параметрами элементов схемы.
Условное графическое изображение асинхронного D-триггера приведено на рисунке 47,в.
Рисунок 47 Асинхронный D-триггер
Тактируемый D-триггер состоит из ЯП и ЛУ на двух логических элементах И-НЕ, как показано на рисунке 48,а. Триггер устанавливается в состояние Qn+1=Dn только с приходом тактирующего импульса C=1, поэтому задержка тактируемого D-триггера определяется временем прихода тактового импульса. УГО тактируемого D-триггера приведено на рисунке 48,б.
Рисунок 48 Тактируемый D-триггер — а) и его УГО — б);
DV-триггер — в) и его УГО — г).
В схеме D-триггера часто параллельно входу C изготавливается ещё один вход V, как показано на рисунке 48,в. Такой триггер называется DV-триггером. При V=1 DV-триггер работает как обычный D-триггер, а при V=0 как бы защёлкивается и хранит ранее записанную информацию. Отсюда его второе название «триггер-защёлка», его УГО показано на рисунке 48,г.
D-триггер, тактируемый фронтом, построен по схеме «мастер-помощник» на двух триггерах D1 и D2, тактируемых импульсом и одном инверторе D3 (Рисунок 49,а). Такие схемы называются двухступенчатыми. Из схемы видно, что информационный вход D второго триггера соединён с выходом Q1, то есть триггеры по сигналу соединены последовательно. Инвертор является элементом развязки этих двух триггеров. Триггер D1 «мастер» тактируется прямым уровнем синхросигнала, а «помощник» D2-инверсным. При C=1 информация с входа D записывается на выход Q1, триггер D2 при этом закрыт. При переходе тактового сигнала C из 1 в 0 на тактовом входе триггера D2 формируется сигнал